A IBM apresentou uma inovação significativa em design de chips, afirmando que sua nova tecnologia pode permitir a inclusão de até 100 bilhões de transistores em um chip do tamanho de uma unha. Atualmente, os chips seguem um padrão da indústria com aproximadamente dois nanômetros (nm), enquanto a nova tecnologia da IBM promete alcançar cerca de 0,7 nm, tornando-se potencialmente a primeira tecnologia de chip conhecida abaixo de 1 nm.

Embora a IBM tenha feito esse anúncio impressionante, a empresa alertou que levará alguns anos até que essa tecnologia esteja pronta para produção em larga escala. Em testes, o protótipo da nova tecnologia teve um desempenho 50% superior ao chip de 2 nm da própria IBM e mostrou uma eficiência energética 70% melhor.

Jay Gambetta, diretor de Pesquisa da IBM e Fellow da empresa, descreveu a tecnologia NanoStack como um “momento marcante” para o futuro dos chips. “Com nossa nova arquitetura NanoStack, não estamos apenas fazendo transistores menores, estamos reinventando a forma como os chips são construídos para oferecer uma potência e eficiência energética dramaticamente superiores”, afirmou.

Desafios e Comparações

Os transistores são os componentes fundamentais dos chips de silício, que alimentam uma infinidade de dispositivos eletrônicos, desde smartphones até computadores em data centers. Quanto mais transistores um chip contém, mais potente ele se torna, permitindo que os dispositivos realizem mais tarefas simultaneamente.

Tradicionalmente, a quantidade de transistores em um chip dobrava a cada dois anos, um fenômeno conhecido como Lei de Moore. No entanto, com a crescente complexidade, especialistas afirmam que essa taxa de crescimento não pode ser mantida indefinidamente. Para contornar esse desafio, os designers de chips têm explorado alternativas em 3D, como a proposta da IBM de empilhar camadas de transistores.

O professor Alan Woodward, cientista da computação da Universidade de Surrey, comparou a abordagem da IBM a um arranha-céu de cem andares, enquanto seus concorrentes, como Samsung e Intel, estariam mais próximos de edifícios de 30 a 50 andares em suas próprias inovações 3D. Contudo, os desafios de design em 3D incluem o gerenciamento do calor gerado pelos transistores e a manutenção da funcionalidade adequada dos chips.